C5500/3500技术特性概述

　　由于基于IA架构，新的C5500/3500采用了至强5500处理器系列(Nehalem系列，45nm)，可配置单核、双核及四核的处理器产品，并共享2M，4M及8M三级高速缓存。支持Intel超线程技术及虚拟化技术。配备1-3条内存通道，支持DDR3-800/1067/1333 MT/s(ECC)。

Intel标准化的存储架构示意图

　　整体平台性能上，Intel快速通道互联技术(QPI)通过Intel 5520芯片组支持更多PCI-E通道，集成PCI-E 2.0，1x16，2x8，4x4。硬件RAID5和RAID6 XOR校验(P+Q)。两个处理器间通过PCI-E配置而成的非透明桥(NTB)连接通讯，实行BBU异步DRAM刷新(ADR)策略。

　　通过集成的DMA引擎完成RAID5、RAID6增强运算(XOR/P+Q)，并针对iSCSI协议进行CRC-32生成和校验，并可支持数据内存至内存、内存至MMIO的移动。

　　ADR则是C5500/3500的缓存保护技术。保护DRAM中的关键数据。当电源故障引发外部阵脚时，内部“ADR缓冲器”将数据冲刷至DRAM，内存被置于“自我刷新”的模式，由电池供电，保存内存中数据。

两个处理器通过NTB进行通讯

　　此外，C5500/3500支持通过PCI-E配置的非透明桥进行通讯和交互。在没有NTB非透明桥的情况下，当2个控制器同时向后端写入数据时，新写入的数据会冲刷掉另外一个控制器写入的数据。配置NTB非透明桥后，系统会定义一个控制器写入的窗口地址和大小，从而将两份数据同时保存，避免刷新以前的数据。

NTB作为PCI-E端点出现，BAR定义了窗口的地址、大小和性质，由另外一个CPU存入的数据通过窗口进入到BAR，从而避免两个控制器数据相互干扰和履写，保证两个控制器正常通讯，实现控制器冗余