【2010年IDF报道】由英特尔主办的全球IT界高水平的技术论坛活动——2010英特尔信息技术峰会(Intel Developer Forum, IDF)，于4月13至14日在北京国家会议中心举行，这是IDF连续第4年在中国首发。本届IDF以“智领先机，共创明天”为主题，旨在抓住智能计算和个性化互联网时代机遇，揭示产业发展脉动，携手合作伙伴引领创新，抢占复苏增长之先机。
Intel在服务器领域的霸主地位已经无人可以撼动，由Intel发布的X86处理器涵盖了整个服务器市场销售额的半壁江山，如果从台数占有率来看的话，X86服务器要占到服务器市场80%以上的份额。而且在Intel tick tock战略的带动下，X86处理器性能还在不断提升，大有和Risc一较高下之锋。
本场课程讲师，Intel台湾分公司存储技术行销经理Aaron Lee
但是Intel在存储领域却遭遇了不小的障碍，推动标准化进程的大手在存储厂商的封闭架构下似乎软弱无力，X86架构在存储厂商广泛应用的PowerPC面前也一筹莫展。不过这种情况有望发生转变，本次IDF 4月14日上午的讲座上，Intel向我们介绍了，专为存储系统定制的，基于X86平台的新一代存储处理器。
从IOP处理器到C5500/3500
根据介绍，Intel在存储方面已经有十多年的经验累积，最早为存储系统推出的IOP处理器是基于Xscale芯片的架构，因为Xscale芯片性能发展遭遇瓶颈，因此新的C5500/3500已经转换到了X86架构。如今，XScale芯片的相关业务已经停止开发，整条产品线已经被Intel出售。
以前Intel基于Xscale芯片的IOP342存储处理器，如今这部分业务已被出售
新推出的C5500/3500可分为单核、双核和四核的不同配置，配合不同的存储功能优化和增强，可搭配出九个不同定位的型号，全面覆盖高、中、低端存储市场。合作伙伴可基于专为存储设计的X86架构进行进一步开发和集成，推出标准化的存储系统。
新一代的C3500/5500处理器将更多功能集成到处理器内部，降低厂商及合作伙伴产品开发的周期和成本
上图是基于Xscale的早一代IOP处理器和新一代处理器架构的对比，右侧是详细的针对存储设计的新Intel IA处理器架构，上面四个虚线的方框代表Intel的核心，下面是PCI-E的连接组件，原来的XOR(P+Q)硬件加速器被集成到了处理器内部，ADR则是原本在IOP处理器架构中的数据备份的功能组件，如今也被集成到了处理器内部。
在IOP时代，整个处理器只有处理器内核和北桥，新一代处理器除了包括处理的核心芯片，还包括了很多增强的非内核功能。例如：能够根据使用模式、灵活分配非内核资源和BIOS配置;可通过PCI-E流量划分CPU资源优先级，或者通过流量划分PCI-E资源优先级。
存储产业的标准化进程
新一代C5500/3500处理器提供了更强的集成性，厂商和合作伙伴可以在此架构基础上开发自己的板卡和软件功能，能够大幅度缩短厂商的开发周期和成本。图为Intel展示的一个Demo主板。
上图的主板为Intel自行开发的测试主板，该主板仅供合作伙伴测试和开发用，并不用于销售。上图中，两块散热器下面是两个存储处理器，存储处理器之间通过PCI-E配置成的非透明桥（NTB）进行通讯
根据Intel展区一家不愿意透露姓名的合作伙伴表示，他们目前已经就C3500/5500展开测试，并将推出基于C3500/5500的存储系统产品。
“尽管Intel推出了适用于存储环境的标准化架构，但很多功能，例如缓存镜像功能，在具体开发的时候，还需要做很多优化的工作。由于今后架构上的差别可能比较难体现出来，那么厂商的竞争力更多的集中在软件功能的优化和开发上。”
谈到Intel和存储领域PowerPC的对抗，Intel台湾分公司存储技术行销经理Aaron Lee表示， PowerPC的确在存储领域应用广泛，但近年来较少有大的架构上的革新。X86处理器性能却在近年来有突飞猛进的突破，这就像一个长期的赛跑，Intel正在快速的超越，未来将会有更多的存储厂商采用Intel的标准化架构。
概括来说，新一代Intel存储处理器的优势包括：
更高的集成性：处理器内部集成DMA引擎，支持数据移动(从内存到内存)，和RAID增强(XOR/P+Q)功能，还包括iSCSI生成、校验，RAID6的XOR操作。此外，处理器内部还集成有PCI-E Gen2连接组件和更多存储特性。
新一代存储处理器架构示意图，包括高度的集成性和“非核心”的功能增强，专为存储设计
架构纵向扩展：提供多种特性和性能选择，满足所有方面的需求，内核数量，内存通道数量，和Intel快速通道互联(Intel QPI)速度。
外部Intel QPI链接支持额外PCI-E io扩展
更高的内存带宽带来更卓越的性能
更大的灵活性，根据特定使用情况使用内部非内核资源。
提供广泛的产品型号，满足空间和散热受限环境的需求，例如存储桥接坞(SBB)。
C5500/3500技术特性概述
由于基于IA架构，新的C5500/3500采用了至强5500处理器系列(Nehalem系列，45nm)，可配置单核、双核及四核的处理器产品，并共享2M，4M及8M三级高速缓存。支持Intel超线程技术及虚拟化技术。配备1-3条内存通道，支持DDR3-800/1067/1333 MT/s(ECC)。
Intel标准化的存储架构示意图
整体平台性能上，Intel快速通道互联技术(QPI)通过Intel 5520芯片组支持更多PCI-E通道，集成PCI-E 2.0，1x16，2x8，4x4。硬件RAID5和RAID6 XOR校验(P+Q)。两个处理器间通过PCI-E配置而成的非透明桥(NTB)连接通讯，实行BBU异步DRAM刷新(ADR)策略。
通过集成的DMA引擎完成RAID5、RAID6增强运算(XOR/P+Q)，并针对iSCSI协议进行CRC-32生成和校验，并可支持数据内存至内存、内存至MMIO的移动。
ADR则是C5500/3500的缓存保护技术。保护DRAM中的关键数据。当电源故障引发外部阵脚时，内部“ADR缓冲器”将数据冲刷至DRAM，内存被置于“自我刷新”的模式，由电池供电，保存内存中数据。
两个处理器通过NTB进行通讯
此外，C5500/3500支持通过PCI-E配置的非透明桥进行通讯和交互。在没有NTB非透明桥的情况下，当2个控制器同时向后端写入数据时，新写入的数据会冲刷掉另外一个控制器写入的数据。配置NTB非透明桥后，系统会定义一个控制器写入的窗口地址和大小，从而将两份数据同时保存，避免刷新以前的数据。
NTB作为PCI-E端点出现，BAR定义了窗口的地址、大小和性质，由另外一个CPU存入的数据通过窗口进入到BAR，从而避免两个控制器数据相互干扰和履写，保证两个控制器正常通讯，实现控制器冗余
